三星HBM技術三級跳：HBM4E衝上16Gbps，終極目標zHBM堆疊晶片省電七成
在 Hot Chips 2026 大會上，三星半導體端出了一份野心勃勃的高頻寬記憶體（HBM）技術藍圖，不僅確認新一代 HBM4E 傳輸速度將衝上單針腳 16 Gbps，更首度完整揭露從「釋放晶片面積」到「終極 3D 整合」的三階段演進路線，目標劍指代號 zHBM 的下一代記憶體架構。這份藍圖的意義，遠不只是單純的規格數字競賽，而是三星對於 AI 加速器未來十年記憶體瓶頸的整體解方。
速度演進：從11.7到16Gbps的三級跳
回顧三星 HBM 產品線的速度演進，第一代 HBM4 傳輸速度為 11.7 Gbps；今年 5 月底開始出貨的 HBM4E，速度已提升至 14 Gbps，單堆疊頻寬達到 3.6 TB/s；而此次三星確認的新目標，是要將 HBM4E 的傳輸速度進一步推升至 16 Gbps，單堆疊頻寬上看 4 TB/s。以現行 AI GPU 動輒搭配十多個 HBM 堆疊的設計來看，這樣的頻寬提升幅度，將直接轉化為 AI 加速器整體算力的顯著躍進。在容量方面，三星目前已提供 12 層堆疊、單堆疊 48GB 的版本，並規劃 8 層（32GB）與 16 層（64GB）等更多元的規格組合，以因應不同客戶的效能與成本需求。
第一階段：把運算功能搬進記憶體
三星描繪的三階段演進藍圖，第一階段的核心精神是「釋放晶片面積」——具體做法是運用先進邏輯製程，在 HBM 的 Base Die（基礎晶片）中整合類似系統單晶片（SoC）的功能，將原本必須放在 AI 加速器（xPU）本體上的部分功能，遷移到記憶體的基礎晶片裡。HBM4 已經導入晶粒對晶粒（D2D）PHY 技術，大幅縮短資料傳輸路徑並降低功耗；同時三星也推出名為 HPB 的熱傳導技術，能將尖峰溫度降低超過 35%，這對於堆疊層數愈來愈高、發熱問題愈趨嚴峻的 HBM 產品而言，是相當關鍵的技術突破。
第二階段：應對AI大模型的記憶體胃納
進入第二階段，三星的目標轉向「擴充容量」——利用 Base Die 原本閒置的晶片空間，整合記憶體擴充控制器與 PHY 電路。這項設計背後的驅動力，來自 AI 大型語言模型上下文視窗（context window）不斷擴大所帶來的 KV 快取（Key-Value Cache）需求激增。隨著模型能夠處理的輸入內容愈來愈長，推論過程中需要暫存的中間資料量也隨之暴漲，這對記憶體容量提出了遠高於以往的要求。
第三階段：zHBM——省去中介層的終極整合
最引人矚目的，是三星規劃中的第三階段：代號 zHBM 的 3D 整合架構。這項技術的核心創新，在於將 HBM 直接垂直堆疊在 AI 加速器（XPU）晶片的正上方，徹底省去傳統設計中介於兩者之間的矽中介層（Silicon Interposer）。透過分散式輸入輸出（I/O）架構設計，zHBM 能大幅縮短晶片內部的資料傳輸距離。根據三星揭露的效能數據，相較於標準 HBM4E，zHBM 架構能帶來 70% 的能源效率提升、230% 的 DRAM 頻寬增幅，每個模組可節省 100W 功耗，等於為 GPU 騰出額外 8.3% 的功耗空間可用於提升運算效能。這項技術仰賴晶圓對晶圓（WoW）與混合鍵合（Hybrid Bonding）等先進封裝製程，才能實現如此超高密度的 I/O 整合。
記憶體雙雄的軍備競賽
三星此番技術路線圖的公布，也讓外界更清楚看見記憶體雙雄——三星與 SK 海力士——在 3D 堆疊記憶體領域的競逐態勢。雙方都將 3D 整合視為突破 HBM 頻寬、功耗與封裝三重瓶頸的關鍵路徑，這場技術競賽的勝負，某種程度上將決定未來幾年誰能在 AI 加速器供應鏈中掌握更大的話語權與議價空間。
對台灣供應鏈的意義
zHBM 這類需要晶圓對晶圓鍵合、矽穿孔（TSV）等先進封裝製程支援的下一代記憶體架構，勢必也將牽動台灣先進封裝供應鏈的布局方向。無論是台積電的 3D Fabric 平台，或是日月光、矽品等封測大廠的先進封裝產能，都可能在這場記憶體與邏輯晶片深度整合的浪潮中，扮演不可或缺的角色。隨著三星逐步將這份三階段藍圖轉化為量產產品，市場後續值得關注 zHBM 相關專利與製程細節的進一步揭露。
資料來源：科技新報